来源：新浪VR
有关AMD即将推出的Ryzen 4000“ Vermeer” CPU的更多数据已经浮出水面。尽管大部分内容基本上可以证实我们已经知道的知识，但是有一个惊喜：第4代Ryzen CPU将支持高达1TB的ECC DRAM（每个通道512GB）。如前所述，AMD将使用新的共享32 MB L3缓存的八核CCX获得更新的CCD设计。以前，使用Matisse和Vermeer，L3缓存在CCX的四个内核之间共享。通过允许每个内核访问更多的3级缓存，此更新将提高命中率。
威猛（Vermeer）旗舰产品具有多达16个内核和32个线程（横跨两个CCX / CCD）以及64 MB的总L3缓存，其内核数量将保持不变。主要的性能提升将来自IPC的提高和时钟速度的提高。AMD不会在短期内采用AVX512，因此执行单元应该保持大致相同。分支预测器可能会升级，落后于Sunny Cove的负载存储单元也会随之升级。考虑到这次没有节点收缩，退出和重新排序缓冲区将保持不变。除此之外，寄存器可能会与低级缓存一起进行调整。
至于增加的时钟速度，我们已经知道工程样本能够达到4.9GHz。因此，零售芯片应该能够为Ryzen 7和Ryzen 9型号提供至少5GHz的升压时钟。我希望对内存控制器和Infinity Fabric也有所改进，就像我们在Renoir上看到的一样。
Ryzen 4000台式机CPU应该能够运行更快的DDR4内存，并具有改进的Infinity Fabric和DRAM链接，从而降低延迟，从而提高游戏性能。
最后，这是泄露的文件中有关新处理器的PCH和I / O功能的数据：
可伸缩数据结构（IF）：将计算复合体，I / O芯片和内存接口相互连接。
处理请求，响应和数据流量处理探测流量以促进一致性，每个DRAM通道最多支持512GB处理中断请求路由（APIC）可扩展的控制结构。这提供了数据路径，该路径提供了对所有块的配置访问路径处理配置请求，响应和数据流量GMI2：最多两个特殊的数据结构端口，用于连接CCD。
记忆体介面
2个统一内存控制器（UMC），每个都支持一个DRAM通道2个DDR4 PHY。每个PHY支持：64位数据加ECC每个PHY 1个DRAM通道每个通道2个DIMMDDR4传输速率从1333MT / s到3200MT / sUDIMM支持
PSP和SMU
MP0（PSP）和MP1（SMU）微控制器本文档将AMD安全处理器技术称为平台安全处理器（PSP）。 热监控保险丝时钟控制
NBIO
PCI设备ID信息使用的所有设备的供应商ID为1022h（请参阅表18 [PCI设备ID
分配]。
2个SYSHUB1个带有IOMMU v2.x的IOHUB两个8×16 PCIe控制器，支持Gen1 / Gen2 / Gen3 / Gen4。请注意，通过将x2PCIe®端口和相同2条通道上的两个SATA端口组合在一起，可以支持SATA Express。24通道组合PHY，UPI多路复用
Fusion Controller集线器（FCH或南桥（SB））
消费者价格指数CLKGEN / CGPLL用于refclk生成GPIO（数量取决于复用）LPC实时时钟（RTC）SMBusSPI / eSPI阿扎利亚高清晰音频多达2条SATA Gen1 / Gen2 / Gen3通道，还为SATAe提供了传统SATA支持端口。与PCIe共享通用输入输出USB3.1 Gen24个端口，包括对传统USB速度的支持
